조건부감산처리장치

Title
조건부감산처리장치
Issue Date
1994-07-19
Publisher
한국과학기술연구원
Abstract
본 발명은 조건부 감산방법 및 감산기에 관한 것으로서, 이는 종래의 문제점으로 지적되는 연산시간의 지연과 칩 면적의 증가를, 감수를 2의 보수 또는 1의 보수를 취하지 않고 바로 감산동작을 수행시켜 칩면적의을 축소시키고 연산시산의 지연을 베제시키도록 한 것이다.이와같은 본 발명은 M비트의 피감수와 감수를 각기 두 비트씩 연산하여 1비트의 빌림수와 2비트의 차값을 츨력하는 제1연산수단과, 상기 제1연산수단에서 얻어진 1비트의 빌림수에 따라 상기 M비트중에서 다음 두 비트의 피감수와 감수를 연산하여 두 비트의 차값과 1비트의 빌림수를 출력하는 제2연산수단과, 상기 제2연산수단에서 얻어진 빌림수에 따라 M비트의 나머지 피감수와 감수를 연산하여 네비트의 차값과 한 비트의 빌림수값을 출력하는 제3연산수단으로 이루어짐으로써, 달성된다.
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KIST Patent > ETC
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