상보성 스핀 트랜지스터 논리회로

Title
상보성 스핀 트랜지스터 논리회로
Issue Date
2010-05-12
Publisher
한국과학기술연구원
Abstract
본 발명의 일 실시 예에 따른 상보성 스핀 트랜지스터 논리회로는 자화된 제1 소스, 상기 제1 소스의 자화 방향과 평행하게 자화된 제1 드레인, 상기 제1 소스와 상기 제1 드레인 사이에 위치하며, 상기 제1 소스로부터 스핀 분극된 전자를 도입하여 상기 제1 드레인으로 상기 전자를 전달하는 제1 채널층, 상기 제1 채널층 상부에 위치하여 상기 제1 채널층을 통과하는 상기 전자의 스핀을 조절하는 제1 게이트 전극을 포함하고, 상기 전자는 상기 제1 채널층 통과시 상기 제1 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 평행 스핀 트랜지스터 및 자화된 제2 소스, 상기 제2 소스의 자화 방향과 반평행하게 자화된 제2 드레인, 상기 제2 기판 위에 상기 제2 소스와 상기 제2 드레인 사이에 위치하며, 상기 제2 소스로부터 스핀 분극된 전자를 도입하여 상기 제2 드레인으로 상기 전자를 전달하는 제2 채널층, 상기 제2 채널층 상부에 위치하여 상기 제2 채널층을 통과하는 상기 전자의 스핀을 조절하는 제2 게이트 전극을 포함하고, 상기 전자는 상기 제2 채널층 통과시 상기 제2 게이트 전극에 인가된 전압에 따라 스핀궤도 결합 유도 자기장에 의해 세차운동을 하는 반평행 스핀 트랜지스터를 포함하되, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 공통 입력단자와 연결된다.
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KIST Patent > 2010
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